2022年末，臺積電實現(xiàn)了3nm工藝，而在半年之前，三星實現(xiàn)了3nm工藝。

那么問題就來了，3nm工藝究竟代表的是芯片的哪一部分是3nm？估計沒有誰能夠說清楚，而事實上也是如此，因為與3nm芯片的所有關鍵指標中，沒有一項是3nm。

我們知道芯片是由晶體管組成，晶體管越多，芯片性能越強，因為一個晶體管就是一路電流，代表一個0與1的開關換算。

而一個晶體管里面又含有三個部分，分別是源極（Source，電流入口）、漏極（Drain-電流的出口）、柵極（Gate-開關）。

電流從源極流向漏極，中間要經(jīng)過柵極，柵極相當于一道門，所以柵極的開關門速度，就代表了這個晶體管的性能，開關門的速度越快，計算就越快，晶體管性能就越強。

而開關門的速度，與柵極的長短有關，柵極越短，電流經(jīng)過的距離越短，自然速度就越快，這樣晶體管的性能也就越強。

所以關鍵來了，在50年前的時候，芯片界就有了共識，用柵極的寬度，來代表工藝制程的大小，比如150nm工藝，代表的是柵極的寬度是150nm。

后來晶圓廠們就想，既然柵極代表的就是工藝制程，那就是極力的去縮小柵極的寬度，就達到了提升工藝的目標了。

所以有一段時間，柵極的發(fā)展突飛猛進，大家紛紛用更好的材料，更高的技術來優(yōu)先縮小柵極的寬度，柵極的發(fā)展比摩爾定律的發(fā)展更快。

一個有意思的事情：在晶圓廠們130nm工藝的時候，其實柵極寬度約為70nm，那時候柵極的發(fā)展，實際快于晶體管技術、整體工藝的的發(fā)展。

但遵循摩爾定律，大家沒有直接用柵極的寬度來命名工藝制程，還是按照摩爾定律來命名工藝，從這里開始柵極與工藝開始脫鉤，柵極工藝命名法第一次暫時失效。

但后來大家也發(fā)現(xiàn)，柵極越短，會帶來很多的問題，比如漏電導致功耗上升，還會導致性能不穩(wěn)定，開關門不受控等等后果，最后影響芯片的整體性能。

所以后來柵極的發(fā)展就又慢了下來，最后與工藝制程，摩爾定律基本一致，柵極與工藝又一一對應了。

再后來，柵極的發(fā)展，又慢于工藝制程、摩爾定律的發(fā)展了，哪怕英特爾推出了FinFET晶體管，將晶體管做成立體的，柵極也落后于摩爾定律了，因為柵極無法持續(xù)縮短。

這里柵極與工藝制程又開始脫鉤了，不過晶圓廠們，再次用摩爾定律的發(fā)展，來命名工藝制程了。柵極工藝命名法第二次暫時失效。

臺積電研發(fā)負責人、技術研究副總經(jīng)理黃漢森所說的：“現(xiàn)在描述工藝水平的XX納米說法已經(jīng)不科學了……制程節(jié)點已經(jīng)變成了一種營銷游戲，與科技本身的特性沒什么關系了。”

這里其實指就是這個意思：現(xiàn)在的多少納米，代表的并不是柵極的寬度，而是各晶圓廠，按照摩爾定律推算出來的工藝，每次工藝更新是上一代的0.7倍，至于真正是什么工藝，只有晶圓自己知道，也就有了各大晶圓廠，同一工藝，晶體管密度完全不同的情況出現(xiàn)。

最近有媒體報道稱，如果真要按照柵級的寬度來命名納米工藝，那么臺積電、三星的3nm工藝，其柵級實際寬度可能在22nm左右，但現(xiàn)在沒人用柵級寬度來命名工藝了。

事實上，我們知道英特爾曾經(jīng)想嚴謹?shù)拿模氡Ａ粢幌伦詈蟮木髲姡詉ntel的14nm打磨了5年，因為它發(fā)現(xiàn)自己工藝的提升，無法與晶體管、柵極對應，所以就不改變工藝節(jié)點。

這樣就也有了intel的14nm能媲美臺積電、三星的10nm，intel的7nm，能媲美臺積電的5nm，三星的3nm的事實。

但后來英特爾發(fā)現(xiàn)，嚴謹并沒有用，反而給消費者留下一個壞印象，那就是自己的工藝落后了，于是intel改名，改為intel7、intel4、intel3等，正式向臺積電、三星們看齊，大家一起來玩這場營銷游戲。

下一次柵極與工藝制程什么時候會重合？誰也不清楚，也許再也回不來了，因為這種營銷游戲深受市場、客戶的喜歡，一用開始了就會讓人上癮，再也戒不掉了。