據(jù)業(yè)界透露，三星在“2023國際VLSI研討會”的預(yù)備展示材料顯示，第二代3nm工藝的芯片比當前4nm工藝快22%，節(jié)能34%，芯片尺寸減少21%。

據(jù)韓媒pulsenews報道，此次公布的新信息意義重大，因為這是三星首次將其未來的芯片制造工藝與最初的4nm工藝進行比較。此前，該公司在將其性能與下一代技術(shù)進行比較時，以5nm工藝作為基準。三星在去年6月首次生產(chǎn)第一代3nm工藝時，聲稱與5nm工藝相比，芯片性能提高23%，芯片尺寸縮小16%。

該報道指出，業(yè)內(nèi)專家謹慎地評價三星的最新成就，認為這是其技術(shù)能力的重大進步，尤其是考慮到與臺積電的競爭。

近日三星半導體業(yè)務(wù)總裁兼負責人Kyung Kye-hyun在韓國科學技術(shù)院（KAIST）演講時也提到了與臺積電的競爭，他表示，“三星的4nm技術(shù)落后臺積電兩年，而我們的3nm技術(shù)大約落后一年。但當臺積電進入2nm工藝時，情況將發(fā)生變化。客戶對GAA技術(shù)很滿意，幾乎所有的大公司都在與我們合作。”

與此同時，Kyung Kye-hyun指出，三星也在努力提高其芯片封裝技術(shù)，以保持領(lǐng)先于競爭對手，“隨著半導體工藝小型化變得越來越困難，性能最終將通過封裝來提高。”他補充說道。